H8　内部

汎用レジスタ コントロールレジスタ CCR Little Endian RESET Mode
I/O バスコントローラ 　 　 　 　
　 　 8BitTimer 　 　 　
　 　 A/D 　 　 LOW POWER

　

　

Memory Map Mode5,EMC=1,REDA=1

AREA 0 H'000000 H'0000FF

　

 Vector Table

　

 　
　 　 H'07FFFF EEPROM (512KB) 　
　 　 H'1FFFFF 　 　
AREA1 H'200000 H'3FFFFF Ethernet　 　
AREA2 H'400000 H'5FFFFF Ext. RAM (2MB) 　
AREA3 H'600000 H'7FFFFF 　 　
AREA4 H'800000 H'9FFFFF 　 　
AREA5 H'A00000 H'BFFFFF 　 　
AREA6 H'C00000 H'DFFFFF 　 　
AREA7 H'E00000 H'FEDFFF 　 　
　 H'FEE000 H'FEE0FF Internal I/O 　
　 H'FEE100 H'FFBF1F 　(Ext.I/O) 　
　 H'FFBF20 H'FFFF1F Internal RAM (16KB) 　
　 H'FFFF20 H'FFFFE9 Internal I/O 　
　 H'FFFFEA H'FFFFFF 　(Ext.I/O) 　

　

汎用レジスタ　　初期値不定、特にSP（ER7）の初期化必須

　 15 ... 0 7 ... 0 7 ... 0 　
ER0 E0 R0H R0L 　
ER1 E1 R1H R1L 　
ER2 E2 R2H R2L 　
ER3 E3 R3H R3L 　
ER4 E4 R4H R4L 　
ER5 E5 R5H R5L 　
ER6 E6 R6H R6L 　
ER7 E7 R7H R7L (SP: Statck Pointer)

コントロールレジスタ

PC　24ビット (LSBは常に0,PC はベクタからロードすることにより初期化）

CCR　

7 6 5 4 3 2 1 0
I UI H U N Z V C

I: Interrupt Mask　(1:Masked) exception will set to 1. 初期化でCCR のI ビットは1 にセット

UI: User Bit/ Interrupt Mask

H: Half Carry (Carry at bit 3,11, or 27)

U: User bit

N: Negative flag (MSB of data)

Z: Zero Flag (Set if data = 0)

V: Overflow flag

C: Carry Flag

　

RESET

RES 端子がLow レベルになると本LSI はリセット状態、Low レベルからHigh レベルになるとリセット例外処理開始

ウォッチドッグタイマのオーバフローによって、リセット状態とすることも可能

確実にリセットするために､電源投入時は最低20ms の間、RES 端子をLow レベルに保持、動作中は最低20 システムクロック（φ）サイクルの間Low レベル

（1） CPUの内部状態と内蔵周辺モジュールの各レジスタがイニシャライズされ、CCRのIビットが1にセット

（2） リセット例外処理ベクタアドレス（H'0000〜H'0003）をリードして、そのベクタアドレスの内容が示すアドレスからプログラムの実行を開始

（3） 電源投入時、RES端子Lowレベル、STBY端子Highレベルとする

　

　

Mode
動作モード MD2 MD1 MD0 アドレス空間
 バスモード初期状態*1 内蔵ROM 内蔵RAM 　 　
- 0 0 0 - - - - 　 　
モード1    0 0 1 拡張モード 8 ビット 無効 有効*2 　 　
モード2 0 1 0 拡張モード 16 ビット 無効 有効*2 　 　
モード3 0 1 1 拡張モード 8 ビット 無効 有効*2 　 　
モード4 1 0 0 拡張モード 16 ビット 無効 有効*2 　 　
モード5 1 0 1 拡張モード 8 ビット 有効 有効*2 　 　
- 1 1 0 - - - - 　 　
モード7 1 1 1 シングルチップ
アドバンストモード		 − 有効 有効 　 　

*1 モード1〜5 において、バス幅コントロールレジスタ（ABWCR）を設定することによりデータバス幅をエリアごとに8 ビットデータバスまたは16 ビットデータバスにすること可。

*2 SYSCR のRAME ビットを0 にクリアすると外部アドレス空間に切替。

　

I/O

Port1 Port2 ...　アドレス

Port3 Port4 ... データ

Port5 ... アドレス（A16~19)

Port6 ... バス制御入出力端子　（LWR、HWR、RD、AS、BACK、BREQ、WAIT）、クロック端子（φ）

Port7 ... A/D,D/A

Port8 Port9 PortA PortB

Port I/O LED
Drive		 MOS
PullUp		 Shumit
Input		 端子 拡張モード シングルチップモード
モード1 モード2 モード3 モード4  モード5 モード7
1  8/8 O - - P17〜P10/A7〜A0 アドレス出力端子（A7〜A0）  アドレス出力端子（A7〜A0）と入力ポートの兼用
DDR＝0のとき入力ポート
DDR＝1のときアドレス出力端子		 入出力ポート
2 8/8 O O - P27〜P20/A15〜A8 アドレス出力端子（A15〜A8） アドレス出力端子（A15〜A8）と入力ポートの兼用
DDR＝0のとき入力ポート
DDR＝1のときアドレス出力端子		 入出力ポート
3 8/8 - - - P37〜P30/D15〜D8 データ入出力端子（D15〜D8） 入出力ポート
4 8/8 - O - P47〜P40/D7〜D0 データ入出力端子（D7〜D0）と8 ビットの入出力ポートの兼用
8 ビットバスモードのとき入出力ポート
16 ビットバスモードのときデータ入出力端子		 入出力ポート
5 4/4 O O - P53〜P50/A19〜A16 アドレス出力端子（A19〜A16） アドレス出力端子（A19〜A16）と4ビットの入力ポートの兼用
DDR＝0のとき入力ポート
DDR＝1のときアドレス出力端子		 入出力ポート
6 7/8 - - - P67/Φ クロック出力端子（φ）と入力ポートの兼用

P66/LWR

P65/HWR

P64/RD

P63/AS

 バス制御信号出力端子（LWR, HWR, RD, AS） 入出力ポート

P62/BACK

P61/BREQ

P60/WAIT

バス制御信号入出力端子（BACK, BREQ, WAIT）と3ビットの入出力ポートの兼用

　
7 0/8 - - -

P77/AN7/DA1

P76/AN6/DA0

A/D 変換器のアナログ入力端子（AN7, AN6）およびD/A 変換器のアナログ出力端子（DA1, DA0）と入力ポートの兼用

　

P75〜P70/AN5〜AN0

 A/D 変換器のアナログ入力端子（AN5〜AN0）と入力ポートの兼用
8 5/5 - - - P84/CS0  DDR＝0 のとき入力ポート

DDR＝1 のとき（リセット後）CS0 出力端子

DDR＝0のとき（リセット後）入力ポート

DDR＝1のときCS0 出力端子

 入出力ポート

P83/IRQ3/CS1/ADTRG

IRQ3 入力端子、CS1 出力端子、A/D 変換器の外部トリガ入力端子（ADTRG）と入力ポートの兼用、

DDR＝0 のとき（リセット後）入力ポート、

DDR＝1 のときCS1 出力端子

IRQ3 入力端子、A/D 変換器の外部トリガ入力端子（ADTRG）と入出力ポートの兼用
O

P82/IRQ2/CS2

P81/IRQ1/CS3

IRQ2, IRQ1 入力端子、CS2, CS3 出力端子と入力ポートの兼用*、DDR＝0 のとき（リセット後）入力ポート、DDR＝1 のときCS2、CS3 出力端子【注】*P81 はDRCRA の設定により出力ポートとして使用できます。

IRQ2, IRQ1 入力端子と入出力ポートの兼用
P80/IRQ0/RFSH

IRQ0 入力端子、RFSH 出力端子と入出力ポートの兼用

IRQ0 入力端子と入出力ポートの兼用
9 6/6 - - -

P95/IRQ5/SCK1

P94/IRQ4/SCK0

P93/RxD1

P92/RxD0

P91/TxD1

P90/TxD0

シリアルコミュニケーションインタフェースチャネル0, 1（SCI0,1）の入出力端子（SCK1, SCK0, RxD1, RxD0, TxD1, TxD0）,およびIRQ5,IRQ4 入力端子と6 ビットの入出力ポートの兼用

　
A 8/8 - - O

PA7/TP7/TIOCB2/A20

プログラマブルタイミングパターンコントローラ（TPC）出力端子（TP7）、16 ビットタイマの入出力端子（TIOCB2）と入出力ポートの兼用

アドレス出力端子（A20）

アドレス出力端子（A20）、プログラマブルタイミングパターンコントローラ（TPC）出力端子（TP7）、16 ビットタイマの入出力端子（TIOCB2）と入出力ポートの兼用

TPC 出力端子（TP7）、16ビットタイマの入出力端子（TIOCB2）と入出力ポートの兼用

PA6/TP6/TIOCA2/A21

PA5/TP5/TIOCB1/A22

PA4/TP4/TIOCA1/A23

TPC 出力端子（TP6〜TP4）、
16 ビットタイマの入出力端子（TIOCA2,TIOCB1,TIOCA1）と入出力ポートの兼用

　

TPC 出力端子（TP6〜TP4）、16ビットタイマの入出力端子（TIOCA2, TIOCB1,TIOCA1）、アドレス出力端子（A23〜A21）と入出力ポートの兼用

　

TPC 出力端子（TP6〜TP4）、16 ビットタイマの入出力端子（TIOCA2,TIOCB1,TIOCA1）と入出力ポートの兼用

　

PA3/TP3/TIOCB0/TCLKD

PA2/TP2/TIOCA0/TCLKC

PA1/TP1/TCLKB/TEND1

PA0/TP0/TCLKA/TEND0

TPC 出力端子（TP3〜TP0）、
16 ビットタイマの入出力端子（TIOCB0,TIOCA0, TCLKD, TCLKC, TCLKB, TCLKA）、
8 ビットタイマの入力端子（TCLKD, TCLKC, TCLKB, TCLKA）、
DMA コントローラ（DMAC）の出力端子（TEND1, TEND0）、と
入出力ポートの兼用

　
B 8/8 - - -

PB7/TP15/RXD2

PB6/TP14/TXD2

PB5/TP13/SCK2/LCAS

PB4/TP12/UCAS

TPC 出力端子（TP15〜TP12）、
SCI2 の入出力端子（SCK2, RxD2,TxD2）、
DRAM インタフェースの出力端子（LCAS, UCAS）と
入出力ポートの兼用

　

TPC 出力端子（TP15〜TP12）
SCI2 の入出力端子（SCK2, RxD2,TxD2）
入出力ポートの兼用

　

PB3/TP11/TMIO3/ DREQ1/CS4

PB2/TP10/TMO2/CS5

PB1/TP9/TMIO1/DREQ0/CS6

PB0/TP8/TMO0/CS7

TPC 出力端子（TP11〜TP8）、
8 ビットタイマの入出力端子（TMIO3, TMO2, TMIO1, TMO0 ）、
DMA コントローラ（DMAC）の入力端子（DREQ1, DREQ0）、
CS7〜CS4 出力端子と
入出力ポートの兼用

　

TPC 出力端子（TP11〜TP8）、
8 ビットタイマの入出力端子（TMIO3, TMO2,TMIO1, TMO0）、
DMA コントローラ（DMAC）の入力端子（DREQ1,DREQ0）と
入出力ポートの兼用

　

 
　

Port1　アドレスバス

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE000 ポート1データディレクションレジスタ P1DDR W モード1〜4:H'FF,モード5、7: H'00

1 をセットするとアドレス出力、
 0 にクリアすると入力ポート
H'FFFD0 ポート1 データレジスタ P1DR R/W H'00 　

モード5でアドレスバスとして使用するので

H'FF->P1DDR

DRAM を接続する場合には、リード／ライトサイクルでA7〜A0 がロウ／カラムアドレス出力

　

Port2　アドレスバス

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE001　 ポート2 データディレクションレジスタ P2DDR W

モード1〜4 : H'FF
モード5、7:  H'00

 1 をセットするとアドレス出力、
 0 にクリアすると入力ポート
H'FFFD1 ポート2 データレジスタ P2DR R/W H'00 　
H'EE03C

ポート2 入力プルアップMOS コントロールレジスタ

 P2PCR R/W H'00

1 にセットすると入力プルアップMOS はON

 MOS-PUはリセット時ハードウェア･スタンバイでOFFになる！

  

モード5でアドレスバス3ビットとして使用するので

H'07->P2DDR

DRAM を接続する場合には、リード／ライトサイクルでA12〜A8 がロウ／カラムアドレス出力

　

Port3　データバス

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE002 ポート3 データディレクションレジスタ P3DDR W H'00 1 をセットすると出力、
0 にクリアすると入力ポート
H'FFFD2 ポート3 データレジスタ P3DR R/W H'00 　
　 　 　 　 　 　

 

モード5でデータバスとして使用するので設定不要

 1 個のTTL 負荷と90pF の容量負荷 

Port4　データバス上位

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE003 ポート4 データディレクションレジスタ P4DDR W H'00 1 をセットすると出力、
0 にクリアすると入力ポート
H'FFFD3 ポート4 データレジスタ P4DR R/W H'00 　
H'EE03E ポート4 入力プルアップMOS コントロールレジスタ P4PCR  R/W H'00 1 にセットすると入力プルアップMOS はON

モード5でI/Oとして使用するには

ABWCR　で8ビットデータバス設定することで8ビットI/Oとして使用できる

０ｘFF->ABWCR  ビットデータバス設定

０ｘ00   →　P4DDR　(全部入力）

 0xFF → P4PCR 

 

  

　

Port5 アドレス

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE004  ポート5 データディレクションレジスタ P5DDR W

モード1〜4: H'FF
モード5、7:  H'F0

 1 をセットするとアドレス出力、
0 にクリアすると入力ポート
H'FFFD4  ポート5 データレジスタ P5DR R/W H'F0 　
H'EE03F 

ポート5 入力プルアップMOS コントロールレジスタ

 P5PCR  R/W H'F0

1 にセットすると入力プルアップMOS はON

モード5でI/Oとして使用するには

０ｘ00   →　P5DDR　(全部入力）

 0xFF → P5PCR 

　

Port6 　バス制御入出力端子

エリア2、3、4、5 にDRAM を接続する場合には、LWR、HWR、RD がそれぞれLCAS、UCAS、WE と兼用

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE005 ポート6 データディレクションレジスタ P6DDR W  H'80 ビット7=1
H'FFFD5 ポート6 データレジスタ P6DR R/W H'80 ビット7=1
　 　 　 　 　 　

モード5でバス制御入出力端子として使用するには

MSTCRH のPSTOP ビットを0 にクリア（初期状態）するとクロック出力端子（φ）となり、1 にセットすると入力ポートになります。

BRCR　BRLE=0　Port61,62はI/Oになる（初期値）

BCR WAITE=0 でPort60はWAITではなくI/Oになる （初期値）

ポートP66〜P63 はP66DDR〜P63DDR の設定にかかわらずバス制御出力端子（LWR、HWR、RD、AS）として機能します。

H'80->P6DDR でP60-62入力

P67はクロックで使用

Port7  A/D D/A

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H' FFFD6 ポート7 データレジスタ P7DR  R 

 不定

　

 　

P7DR のリードを行うと、常に端子のロジックレベルが読み出されます。ライトは無効です

　

　

　

　

　

Port8 

Port9 

PortA 

PortB

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE00A ポートB データディレクションレジスタ PBDDR W H'00

1 にセットすると出力ポート
0 にクリアすると入力ポート
H'FFFDA ポートB データレジスタ PBDR  R/W H'00 　

PB7/TP15/RxD2

SCMR のSMIF ビット 0 0 0 0 1
SCI2 のSCR のRE ビット 0 0 0 1 -
PB7DDR  0 1 1 - -
NDERB のNDER15 ビット - 0 1 - -
端子機能

PB7 入力端子

PB7 出力端子

TP15 出力端子

RxD2 入力端子

RxD2 入力端子

PB6/TP14/TxD2

SCMR のSMIF ビット 0 0 0 0 1
SCI2 のSCR のTE ビット 0 0 0 1 -
PB6DDR  0 1 1 - -
NDERB のNDER14 ビット - 0 1 - -
端子機能

PB6 入力端子

PB6 出力端子

TP14 出力端子

TxD2 出力端子

TxD2 出力端子

TxD2 出力端子として機能します。ただし、ハイインピーダンス状態と端子ドライブ状態の2 種類の状態があります。

PB5/ TP13/SCK2/LCAS

SCR の CKE1 ビット 0 0 0 0 0 1
SCI2 のSMR のC/A ビット 0 0 0 0 1 -
SCR のCKE0 ビット 0 0 0 1 - -
PB5DDR 0 1 1 - - -
NDERB のNDER13 ビット - 0 1 - - -
端子機能

PB5 入力端子

PB5 出力端子

TP13 出力端子

SCK2 出力端子

SCK2 出力端子

SCK2 入力端子

LCAS 出力端子

DRCRA のDRAS2〜0 ビットとDRCRB のCSEL ビットに依存し、C/A ビット、CKE0,1 ビット、NDER13 ビット、PB5DDR ビットとは無関係にLCAS 出力となります。

PB4/TP12/UCAS

PB4DDR 0 1 1
NDERB のNDER12 ビット - 0 1
端子機能 PB4 入力端子 PB4 出力端子 TP12 出力端子
UCAS 出力端子

DRCRA のDRAS2〜0 ビットとDRCRB のCSEL ビットに依存し、NDER12 ビット、PB4DDR ビットとは無関係にUCAS 出力となります。

PB3/TP11/TMIO3/DREQ1/CS4

DRAM インタフェースの設定

　

 A B

8TCSR3 のOIS3, OIS2,OS1, OS0

 すべてが0

いずれかが1

 -
CSCR のCS4E 0 0 0 1 - -
PB3DDR 0 1 1 - - -
NDERB のNDER11 - 0 1 - - -
端子機能

PB3 入力端子

PB3 出力端子

TP11 出力端子

CS4 出力端子

TMIO3 出力端子

CS4 出力端子(RAS4 としてCS4 出力)
TMIO3 入力端子(8TCR3 のCCLR1、CCLR0＝1 のとき)
DREQ1 入力端子(DMACの起動要因を外部リクエストに指定した場合)

DRAM インタ

フェースの設定

　

 A B A
DRCRAのDRAS2 0 0 0 0 1 1 1 1
DRAS1 0 0 1 1 0 0 1 1
DRAS0  0 1 0 1 0 1 0 1

PB2/TP10/TMO2/ CS5

DRAM インタフェースの設定

 C D

8TCSR2 のOIS3, OIS2,OS1, OS0

 すべてが0

いずれかが1

 -
CSCR のCS5E 0 0 0 1 - -
PB2DDR 0 1 1 - - -
NDERB のNDER10 - 0 1 - - -
端子機能

PB2 入力端子

PB2 出力端子

TP10 出力端子

CS5 出力端子

TMO2 出力端子

CS5 出力端子(RAS5 としてCS5 出力)

DRAM インタ

フェースの設定

　

 C D C
DRCRAのDRAS2 0 0 0 0 1 1 1 1
DRAS1 0 0 1 1 0 0 1 1
DRAS0  0 1 0 1 0 1 0 1

　

PB1/TP9/TMIO1/DREQ0/CS6

8TCSR1 のOIS3、OIS2、OS1、OS0 ビット すべてが0  いずれかが1
CSCR のCS6E 0 0 0 1 -
PB1DDR ビット 0 1 1 - -
NDERB のNDER9 ビット - 0 1 - -
端子機能

PB1

入力端子

　

PB1

出力端子

　

TP9

出力端子

　

CS6

出力端子

　

 TMIO1 出力端子
TMIO1 入力端子(8TCR0 のCCLR1、CCLR0 ビット＝1)
DREQ0 入力端子(DMACの起動要因を外部リクエストに指定した場合)

   

PB0/TP8/TMO0/CS7 

8TCSR0 のOIS3, OIS2,OS1, OS0

 すべてが0

いずれかが1
CSCR のCS7E 0 0 0 1 -
PB0DDR 0 1 1 - -
NDERB のNDER8 - 0 1 - -
端子機能

PB0 入力端子

PB0 出力端子

TP8 出力端子

CS7 出力端子

TMO0 出力端子

　

　

 

　

バスコントローラ

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE020 バス幅コントロールレジスタ ABWCR R/W H'FF

0 エリア7〜0 を16 ビットアクセス空間に設定

1 エリア7〜0 を8 ビットアクセス空間に設定
H'EE021 アクセスステートコントロールレジスタ ASTCR R/W H'FF 　
H'EE022 ウェイトコントロールレジスタH  WCRH R/W H'FF 　
H'EE023 ウェイトコントロールレジスタL WCRL R/W  H'FF 　
H'EE013 バスリリースコントロールレジスタ BRCR R/W  H'FE 　
H'EE01F チップセレクトコントロールレジスタ CSCR R/W H'0F 　
H'EE01E アドレスコントロールレジスタ ADRCR  R/W H'FF 　
H'EE024 バスコントロールレジスタ BCR R/W H'C6 　
H'EE026 DRAM コントロールレジスタA DRCRA R/W H'10 　
H'EE027 DRAM コントロールレジスタB DRCRB R/W H'08 　
H'EE028

リフレッシュタイマコントロール／ステータスレジスタ

 RTMCSR R/(W) H'07 　
H'EE029  リフレッシュタイマカウンタ RTCNT R/W H'00 　
H'EE02A リフレッシュタイムコンスタントレジスタ RTCOR R/W H'FF 　

  ABWCR

モード５で使用の場合　See Port4

全空間8ビットアクセス

０ｘFF->ABWCR   

   

BRCR

　 7 6 5 4 3 2 1 0
　 A23E A22E A21E A20E - - - BRLE
mode5 init  1 1 1 1 1 1 1 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W

ビット7：アドレス23 イネーブル（A23E）

0 PA4 はアドレス出力端子A23

1 PA4 は入出力端子（初期値）

ビット6：アドレス22 イネーブル（A22E）

0 PA5 はアドレス出力端子A22

1 PA5 は入出力端子 （初期値）

ビット5：アドレス21 イネーブル（A21E）

0 PA6 はアドレス出力端子A21

1 PA6 は入出力端子（初期値）

ビット4：アドレス20 イネーブル（A20E）

0 PA7 はアドレス出力端子A20 （モード3、4 のときの初期値）

1 PA7 は入出力端子（モード1、2、5、7 のときの初期値）

ビット3〜1：リザーブビット

リザーブビットです。リードすると常に1 が読み出されます。ライトは無効です。

ビット0：バスリリースイネーブル（BRLE）

0 バス権の外部に対する解放を禁止し、BREQ、BACK 端子は入出力端子として使用可（初期値）  see Port6

1 バス権の外部に対する解放を許可

　

  

BCR　バスコントロールレジスタ

bit 7 6 5 4 3 2 1 0
name ICIS1

ICIS0

BROME

BRSTS1

BRSTS0

EMC

RDEA

WAITE
init 1 1 0 0 0 1 1 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W

ビット7：アイドルサイクル挿入1（ICIS1）

0 異なるエリアの外部リードサイクルが連続したとき、アイドルサイクルを挿入しない

1 異なるエリアの外部リードサイクルが連続したとき、アイドルサイクルを挿入する（初期値）

ビット6：アイドルサイクル挿入0（ICIS0）

0 外部リードサイクルと外部ライトサイクルが連続したとき、アイドルサイクルを挿入しない

1 外部リードサイクルと外部ライトサイクルが連続したとき、アイドルサイクルを挿入する（初期値）

ビット5：バーストROM イネーブル（BROME）

0 エリア0 は基本バスインタフェース（初期値）

1 エリア0 はバーストROM インタフェース

ビット4：バーストサイクルセレクト1（BRSTS1）

0 バーストアクセスのサイクル数は2 ステート（初期値）

1 バーストアクセスのサイクル数は3 ステート

ビット3：バーストサイクルセレクト0（BRSTS0）

0 バーストアクセスは最大4 ワード（A3 より上位アドレス一致でバーストアクセス）（初期値）

1 バーストアクセスは最大8 ワード（A4 より上位アドレス一致でバーストアクセス）

ビット2：拡張メモリマップコントロール（EMC）

0 

1 （初期値） see Memory Map

なお、本ビットを0 にクリアすると内部I/O レジスタのアドレスが一部移動しますので注意

また、RDEA ビットが0 のとき、本ビットを0 にクリアしないでください。

ビット1：エリア分割単位選択（RDEA）

本ビットはモード3、4、5 で有効です。モード1、2、7 では、無効です。

また、EMC ビットが0 のとき、本ビットを0 にしないでください。

0 エリア分割は、エリア0：2M バイトエリア4：1.93M バイト

　　　　　　　エリア1：2M バイトエリア5：4k バイト

　　　　　　　エリア2：8M バイトエリア6：23.75k バイト

　　　　　　　エリア3：2M バイトエリア7：22 バイト

1 エリア分割は、エリア0〜エリア7 まで等分割（2M バイト） （初期値）see Memory Map

ビット0：WAIT 端子イネーブル（WAITE） 

0 WAIT 端子によるウェイト入力を禁止。WAIT 端子は入出力ポートとして使用可（初期値） see Port6 bit0

1 WAIT 端子によるウェイト入力を許可

8bit Timer

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'FFF80 タイマコントロールレジスタ0 8TCR0 R/W  H'00 0
H'FFF82 タイマコントロール／ステータスレジスタ0 8TCSR0  R/(W) H'00
H'FFF84 タイムコンスタントレジスタA 0 TCORA0 R/W H'FF
H'FFF86 タイムコンスタントレジスタB 0 TCORB0  R/W H'FF
H'FFF88 タイマカウンタ0 8TCNT0 R/W H'00
H'FFF81 タイマコントロールレジスタ1 8TCR1 R/W  H'00 1
H'FFF83 タイマコントロール／ステータスレジスタ1  8TCSR1  R/(W) H'00
H'FFF85 タイムコンスタントレジスタA 1 TCORA1  R/W  H'FF

H'FFF87  

 タイムコンスタントレジスタB1 TCORB1  R/W  H'FF

H'FFF89  

 タイマカウンタ1 8TCNT1  R/W  H'00

H'FFF90 

 タイマコントロールレジスタ2  8TCR2  R/W  H'00 2

H'FFF92 

 タイマコントロール／ステータスレジスタ2  8TCSR2  R/(W) H'10

H'FFF94 

 タイムコンスタントレジスタA 2   TCORA2  R/W H'FF

H'FFF96 

 タイムコンスタントレジスタB 2  TCORB2   R/W H'FF

H'FFF98  

 タイマカウンタ2 8TCNT2  R/W  H'00

H'FFF91 

 タイマコントロールレジスタ3    8TCR3 R/W H'00 3 

H'FFF93 

 タイマコントロール／ステータスレジスタ3   8TCSR3 R/(W) H'00

H'FFF95 

 タイムコンスタントレジスタA 3   TCORA3  R/W H'FF

H'FFF97  

 タイムコンスタントレジスタB3 TCORB3  R/W  H'FF

H'FFF99   

 タイマカウンタ3 8TCNT3 R/W  H'00

 

チャネル0 とチャネル1 の対応するレジスタは、チャネル0 を上位、チャネル1 を下位とする16ビットレジスタとして、ワードアクセスすることができます。

また、同様にチャネル2 とチャネル3 の対応するレジスタは、チャネル2 を上位、チャネル3 を下位とする16 ビットレジスタとして、ワードアクセスすることができます。

  

タイマカウンタ（8TCNT）

8TCNT0 8TCNT1
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
8TCNT2 8TCNT3
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

　

8TCNT はそれぞれ8 ビットのリード／ライト可能なアップカウンタで、入力する内部または外部クロックによってカウントアップされます。入力するクロックは、8TCR のCKS2〜CKS0 ビットで選択します。8TCNT の値は、CPU から常にリード／ライト可能です。

8TCNT0 と8TCNT1 および8TCNT2 と8TCNT3 を1 本の16 ビットレジスタとしてワードアクセスすることも可能です。

8TCNT は、インプットキャプチャ信号またはコンペアマッチ信号によりクリアすることができます。いずれの信号でクリアするかは、8TCR のCCLR1、CCLR0 ビットで選択します。

また、8TCNT がオーバフロー（H'FF→H'00）すると、8TCSR のOVF が1 にセットされます。

8TCNT は、リセットまたはスタンバイモード時にH'00 にイニシャライズされます。

タイムコンスタントレジスタA （TCORA）

TCORA0 TCORA1
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
TCORA2 TCORA3
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

TCORA0、TCORA1 およびTCORA2、TCORA3 を1 本の16 ビットレジスタとしてワードアクセスすることも可能です。

TCORA と8TCNT の値は常に比較されており、両者の値が一致すると8TCSR のCMFA が1 にセットされます。

また、この一致による信号（コンペアマッチ）と8TCSR のOS1、OS0 ビットの設定により、タイマ出力を自由に制御することができます。

TCORA は、リセットまたはスタンバイモード時にH'FF にイニシャライズされます。

タイムコンスタントレジスタB （TCORB）

TCORB0 TCORB1
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W
TCORB2 TCORB3
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W R/W

　

TCORB はそれぞれ8 ビットのリード／ライト可能なレジスタです。TCORB0 とTCORB1 およびTCORB2 とTCORB3 を1 本の16 ビットレジスタとしてワードアクセスすることも可能です。

TCORB と8TCNT の値は常に比較されており、両者の値が一致すると8TCSR のCMFB が1 にセットされます。また、この一致による信号（コンペアマッチ）と8TCSR のアウトプット／インプットキャプチャエッジセレクトOIS3、OIS2 ビットの設定により、タイマ出力を自由に制御することができます。

インプットキャプチャとして使用している時は、外部からのインプットキャプチャ信号を検出して、8TCNT の値を格納します。このとき対応する8TCSR のCMFB フラグが1 にセットされます。インプットキャプチャ信号の検出エッジは8TCSR により行います。

TCORB は、リセットまたはスタンバイモード時にH'FF にイニシャライズされます。

【注】チャネル1 およびチャネル3 をTCORB インプットキャプチャに設定した場合、チャネル0およびチャネル2 のコンペアマッチB によるCMFB フラグのセットは起こりません。

タイマコントロールレジスタ（8TCR）

　 7 6 5 4 3 2 1 0
　 CMIEB CMIEA OVIE CCLR1 CCLR0 CKS0 CKS2 CKS1
　 0 0 0 0 0 0 0 0
　 R/W R/W R/W R/W R/W R/W R/W R/W

8TCR はそれぞれ8 ビットのリード／ライト可能なレジスタで、8TCNT の入力クロックの選択、

8TCNT のクリア指定、および各割り込み要求の許可を制御します。

8TCR は、リセットまたはスタンバイモード時に、H'00 にイニシャライズされます。

ビット7：コンペアマッチインタラプトイネーブルB（CMIEB）

8TCSR のCMFB が1 にセットされたとき、CMFB による割り込み要求（CMIB）の許可または禁止を選択します。

0 CMFB による割り込み要求（CMIB）を禁止（初期値）

1 CMFB による割り込み要求（CMIB）を許可

ビット6：コンペアマッチインタラプトイネーブルA（CMIEA）

8TCSR のCMFA が1 にセットされたとき、CMFA による割り込み要求（CMIA）の許可または禁止を選択します。

0 CMFA による割り込み要求（CMIA）を禁止（初期値）

1 CMFA による割り込み要求（CMIA）を許可

ビット5：タイマオーバフローインタラプトイネーブル（OVIE）

8TCSR のOVF が1 にセットされたとき、OVF による割り込み要求（OVI）の許可または禁止を選択します。

0 OVF による割り込み要求（OVI）を禁止（初期値）

1 OVF による割り込み要求（OVI）を許可

ビット4、3：カウンタクリア1、0（CCLR1、CCLR0）  

8TCNT のクリア要因を指定します。クリア要因は、コンペアマッチA、B またはインプットキャプチャB から選択します。

　

CCLR1 CCLR0

0 0 クリアを禁止（初期値）

0 1 コンペアマッチA によりクリア

1 0 コンペアマッチB／インプットキャプチャB によりクリア

1 1 インプットキャプチャB によりクリア    see PB3

【注】8TCNT1 および8TCNT3 のカウンタクリア要因を、インプットキャプチャB に設定した場合、8TCNT0および8TCNT2 はコンぺアマッチB によりクリアされません。

ビット2〜0：クロックセレクト2〜0（CKS2〜CKS0）

8TCNT に入力するクロックを、内部クロックまたは外部クロックから選択します。

内部クロックは、システムクロック（φ）を分周した3 種類のクロック（φ／8、φ／64、φ／8192）から選択できます。これら内部クロックは、立ち上がりエッジでカウントします。

外部クロックのとき、クロック入力は立ち上がり、立ち下がり、または立ち上がり／立ち下がり両エッジのカウントの3 種類から選択できます。

CKS2,CKS1,CKS0＝1,0,0 の設定の場合、チャネル0 と1 およびチャネル2 と3 でカスケード接続になります。

8TCR0 と8TCR2 に設定した場合と、8TCR1 と8TCR3 に設定した場合は、カウントアップのクロックソースが異なります。

ビット2 ビット1 ビット0
CKS2 CKS1 CKS0		 説　　　明
0 0 0 クロック入力を禁止（初期値）
0 0 1 内部クロック：φ／8 立ち上がりエッジでカウント
0 1 0  内部クロック：φ／64 立ち上がりエッジでカウント
0 1 1 内部クロック：φ／8192 立ち上がりエッジでカウント
1 0 0

 チャネル0 の場合（16 ビットカウントモード）：　8TCNT1 のオーバフロー信号でカウント
チャネル1 の場合（コンペアマッチカウントモード）：　8TCNT0 のコンペアマッチA でカウント
チャネル2 の場合（16 ビットカウントモード）：　8TCNT3 のオーバフロー信号でカウント
チャネル3 の場合（コンペアマッチカウントモード）：　8TCNT2 のコンペアマッチA でカウント
101 外部クロック：立ち上がりエッジでカウント
110 外部クロック：立ち下がりエッジでカウント
111 外部クロック：立ち上がり／立ち下がり両エッジでカウント

 

タイマコントロール／ステータスレジスタ（8TCSR）

8TCSR0

　 7 6 5 4 3 2 1 0
　 CMFB CMFA OVF ADTE OIS3 OIS2 OS1 OS0
　 0 0 0 0 0 0 0 0
　 R/W R/W R/W R/W R/W R/W R/W R/W

　

　 7 6 5 4 3 2 1 0
　 CMFB CMFA OVF - OIS3 OIS2 OS1 OS0
　 0 0 0 1 0 0 0 0
　 R/W R/W R/W - R/W R/W R/W R/W

　

　 7 6 5 4 3 2 1 0
　 CMFB CMFA OVF ICE OIS3 OIS2 OS1 OS0
　 0 0 0 0 0 0 0 0
　 R/W R/W R/W R/W R/W R/W R/W R/W

8TCSR は8 ビットのレジスタで、コンペアマッチ／インプットキャプチャやタイマオーバフローのステータスの表示、およびコンペアマッチ出力／インプットキャプチャのエッジの選択の制御を行います。

リセットまたはスタンバイモード時に、8TCSR0、8TCSR1、8TCSR3 はH'00 にイニシャライズされます。8TCSR2 はH'10 にイニシャライズされます。

ビット7：コンペアマッチ／インプットキャプチャフラグB（CMFB）

TCORB のコンペアマッチまたはインプットキャプチャの発生を示すステータスフラグです。

0 ［クリア条件］ （初期値）

　CMFB＝1 の状態で、CMFB をリードした後、CMFB に0 ライトしたとき

1 ［セット条件］

（1）8TCNT＝TCORB になったとき*

（2）TCORB がインプットキャプチャレジスタとして機能している場合、インプットキャ

プチャ信号により8TCNT の値がTCORB に転送されたとき

【注】* 8TCSR1、8TCSR3 のICE ビットが1 のとき、8TCNT0＝TCORB0、8TCNT2＝TCORB2 となってもCMFB フラグはセットされません。

ビット6：コンペアマッチフラグA（CMFA）

TCORA のコンペアマッチの発生を示すステータスフラグです。

0 ［クリア条件］ （初期値）

　CMFA＝1 の状態で、CMFA をリードした後、CMFA に0 をライトしたとき

1 ［セット条件］

　8TCNT＝TCORA になったとき

ビット5：タイマオーバフローフラグ（OVF）

8TCNT がオーバフロー（H'FF→H'00）したことを示すステータスフラグです。

0 ［クリア条件］ （初期値）

　OVF＝1 の状態で、OVF をリードした後、OVF に0 をライトしたとき

1 ［セット条件］

　8TCNT がH'FF→H'00 になったとき

ビット4：A/D トリガイネーブル（ADTE）（8TCSR0 の場合）

ADTE は、ADCR のTRGE との組み合わせにより、コンペアマッチA または外部トリガによるA/D変換開始要求の許可または禁止を選択します。
TRGE ビット4 　
ADTE
0 0

コンペアマッチA または外部トリガ端子（ADTRG）入力によるA/D 変換開始要求を禁止（初期値）
0 1

コンペアマッチA または外部トリガ端子（ADTRG）入力によるA/D 変換開始要求を禁止
1 0

外部トリガ端子（ADTRG）入力によるA/D 変換開始要求を許可、およびコンペアマッチA によるA/D 変換開始要求を禁止
1 1

コンペアマッチA によるA/D 変換開始要求を許可、および外部トリガ端子（ADTRG）入力によるA/D 変換開始要求を禁止

【注】* TRGE はA/D コントロールレジスタ（ADCR）のビット7 です。

ビット4：リザーブビット（8TCSR1 の場合）

リザーブビットです。リード／ライトは可能です。

ビット4：インプットキャプチャイネーブル（ICE）（8TCSR1、8TCSR3 の場合）

0 TCORB1、 TCORB3 はコンペアマッチレジスタ（初期値）

1 TCORB1、 TCORB3 はインプットキャプチャレジスタ

8TCSSR1 および8TCSR3 のICE ビットを1 にセットしたときの、チャネル0〜3 のTCORA、TCORB各レジスタの動作を下表にまとめます。

レジスタ レジスタ機能 ステータスフラグの変化

タイマ出力
キャプチャ入力

 割り込み要求
TCORA0  コンペアマッチ動作

コンペアマッチにより8TCSR0のCMFA=0→1 にセット

TMO0 から出力制御可能

コンペアマッチによりCMIA0 割り込み要求発生
TCORB0 

コンペアマッチ動作

コンペアマッチが発生しても8TCSR0 のCMFB=0→1 にセットされない

TMO0 から出力しない

コンペアマッチが発生してもCMIB0 割り込み要求発生しない
TCORA1 

コンペアマッチ

動作

　

コンペアマッチにより8TCSR1

のCMFA=0→1 にセット

　

TMIO1 はインプット

キャプチャ専用端子

　

コンペアマッチにより

CMIA1 割り込み要求発生

　
TCORB1 

インプット

キャプチャ動作

　

インプットキャプチャにより

8TCSR1 のCMFB=0→1 にセット

　

TMIO1 はインプット

キャプチャ専用端子

　

インプットキャプチャによ

りCMIB1 割り込み要求発生

　

　
レジスタ レジスタ機能 ステータスフラグの変化

タイマ出力
キャプチャ入力

 割り込み要求
TCORA2 コンペアマッチ動作

コンペアマッチにより8TCSR2

のCMFA=0→1 にセット

　

TMO2 から出力制

御可能

　

コンペアマッチにより

CMIA2 割り込み要求発生

　
TCORB2 

コンペアマッチ動作

コンペアマッチが発生しても

8TCSR2 のCMFB=0→1 にセッ

トされない

　

TMO2 から出力し

ない

　

コンペアマッチが発生して

もCMIB2 割り込み要求発生

しない

　
TCORA3 

コンペアマッチ

動作

　

コンペアマッチにより8TCSR3

のCMFA=0→1 にセット

　

TMIO3 はインプット

キャプチャ専用端子

　

コンペアマッチにより

CMIA3 割り込み要求発生

　
TCORB3 

インプット

キャプチャ動作

　

インプットキャプチャにより

8TCSR3 のCMFB=0→1 にセット

　

TMIO3 はインプット

キャプチャ専用端子

　

インプットキャプチャによ

りCMIB3 割り込み要求発生

　

　

　

A/D

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'FFFE0 A/D データレジスタAH ADDRAH R H'00 　
H'FFFE1 A/D データレジスタAL ADDRAL R H'00 　
H'FFFE2 A/D データレジスタBH ADDRBH R H'00 　
H'FFFE3  A/D データレジスタBL ADDRBL R H'00 　
H'FFFE4 A/D データレジスタCH ADDRCH  R H'00 　
H'FFFE5  A/D データレジスタCL ADDRCL R H'00 　
H'FFFE6  A/D データレジスタDH ADDRDH  R H'00 　

H'FFFE7  

 A/D データレジスタDL ADDRDL  R H'00 　

H'FFFE8 

 A/D コントロール／ステータスレジスタ ADCSR  R/(W) H'00 　

H'FFFE9 

 A/D コントロールレジスタ  ADCR R/W  H'7E 　
　 　 　 　 　 　

  

A/D データレジスタA〜D（ADDRA〜D）

　 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
　 AD9  AD8  AD7  AD6  AD5  AD4  AD3  AD2  AD1  AD0 - - - - - -
　 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0
　 R R R R R R R R R R R R R R R R

A/D 変換されたデータは10 ビットデータ

ADDR の下位バイトのビット5〜0 はリザーブビットで、リードすると常に0

アナログ入力チャネルとADDR の対応表

アナログ入力チャネル Ａ/Ｄデータレジスタ
グループ0  グループ1

AN0 

 AN4 ADDRA
AN1 AN5  ADDRB
AN2  AN6  ADDRC
AN3  AN7  ADDRD

CPU からのアクセスは上位バイトは直接行われますが、下位バイトは8 ビットのテンポラリレジスタ（TEMP）を介して行います。ADDR からのデータのリードは、次のように行われます。上位バイトのリードで上位バイトの値はCPU へ、下位バイトの値はTEMP へ転送されます。次に下位バイトのリードでTEMP の内容がCPU へ転送されます。ADDR をリードする場合は、必ず上位バイト、下位バイトの順で行ってください。また、上位バイトのみのリードは可能ですが、下位バイトのみのリードでは内容は保証されませんので注意してください

ADDR は、リセットまたはスタンバイモード時に、H'0000 にイニシャライズされます。

A/D コントロール／ステータスレジスタ（ADCSR）

　 7 6 5 4 3 2 1 0
　 ADF  ADIE  ADST  SCAN  CKS  CH2  CH1  CH0
　 0 0 0 0 0 0 0 0
　 R/W R/W R/W R/W R/W R/W R/W R/W

ビット7：A/D エンドフラグ（ADF）

0 ［クリア条件］ （初期値）

（1）ADF＝1 の状態で、ADF フラグをリードした後、ADF フラグに0 をライトしたとき

（2）ADI 割り込みによりDMAC が起動されたとき

1 ［セット条件］

（1）単一モード：A/D 変換が終了したとき

（2）スキャンモード：設定されたすべてのチャネルのA/D 変換が終了したとき

ビット6：A/D インタラプトイネーブル（ADIE）

0 A/D変換終了による割り込み（ADI）要求を禁止（初期値）

1 A/D変換終了による割り込み（ADI）要求を許可

ビット5：A/D スタート（ADST）

A/D 変換の開始／停止を選択します。

A/D 変換中は1 を保持します｡また､ADST ビットはA/D 外部トリガ入力端子(ADTRG)または8 ビットタイマのコンペアマッチにより1 にセットすることもできます。

0 A/D変換を停止（初期値）

1 （1）単一モード：A/D 変換を開始し、変換が終了すると自動的に0 にクリア

（2）スキャンモード：A/D 変換を開始し、ソフトウェア、リセット、またはスタンバイモードによって0 にクリアされるまで選択されたチャネルを順次連続変換

ビット4：スキャンモード（SCAN）

0 単一モード（初期値）

1 スキャンモード

ビット3：クロックセレクト（CKS）

変換時間の切り替えは、 ADST＝0 の状態で行ってください。

0 変換時間＝134 ステート（max） （初期値）

1 変換時間＝70 ステート（max）

ビット2〜0：チャネルセレクト2〜0（CH2〜0）

SCAN ビットと共にアナログ入力チャネルを選択します。

チャネル選択と切り替えは、ADST＝0 の状態で行ってください。

グループ選択 チャネル選択 説　　　明
CH2 CH1 CH0 単一モード スキャンモード
0 0 0

AN0（初期値） 

 AN0
0 1 AN1  AN0、AN1
1 0 AN2 AN0〜AN2
1 1 AN3 AN0〜AN3
1 0 0 AN4 AN4
0 1 AN5  AN4、AN5
1 0 AN6  AN4〜AN6
1 1 AN7  AN4〜AN7

  

15.2.3 A/D コントロールレジスタ（ADCR）

　 7 6 5 4 3 2 1 0
　 TRGE - - - - - - -
　 0 1 1 1 1 1 1 0
　 R/W - - - - - - R/W

ビット7：トリガイネーブル（TRGE）

0 外部トリガ入力または8 ビットタイマのコンペアマッチによるA/D 変換の開始を禁止（初期値）

1 外部トリガ端子（ADTRG）の立ち下がりエッジまたは8 ビットタイマのコンペアマッチでA/D 変換を開始

なお、外部トリガ端子と8 ビットタイマの選択は、8 ビットタイマにより行います。詳細は「第

10 章　8 ビットタイマ」を参照してください。

ビット6〜1：リザーブビット

リザーブビットです。リードすると常に1 が読み出されます。ライトは無効です。

ビット0：リザーブビット

リザーブビットです。リード／ライト可能ですが、1 に設定しないでください。

　

   

  

　

LOW POWER   

アドレス

アドバンストモード時のアドレス下位20 ビット

 名称 略称 R/W 初期値 　
H'EE012 システムコントロールレジスタ SYSCR R/W H'09 　
H'EE01C モジュールスタンバイコントロールレジスタH MSTCRH R/W H'78 　
H'EE01D モジュールスタンバイコントロールレジスタL MSTCRL R/W H'00 　

　

システムコントロールレジスタ（SYSCR）  

bit 7 6 5 4 3 2 1 0
name SSBY STS2 STS1 STS0 UE NMIEG SSOE RAME
init 0 0 0 0 1 0 0 1
R/W R/W R/W R/W R/W R/W R/W R/W R/W

　

ビット7：ソフトウェアスタンバイ（SSBY）

0 SLEEP 命令実行後、スリープモードに遷移（初期値）

1 SLEEP 命令実行後、ソフトウェアスタンバイモードに遷移

ビット6〜4：スタンバイタイマセレクト2〜0（STS2〜0）

外部割り込みによって、ソフトウェアスタンバイモードを解除する場合に、クロックが安定するまでCPU と周辺機能が待機する時間を選択

します。水晶発振の場合、動作周波数に応じて待機時間が7ms（発振安定時間）以上となるように選択してください。外部クロックの場合、待機時間が100μs 以上となるように選択

ビット6 ビット5 ビット4  説　　明
待機時間＝
STS2 STS1 STS0
0 0 0 8192 ステート　　　　 （初期値）
0 0 1 16384 ステート
0 1 0 32768 ステート
0 1 1 65536 ステート
1 0 0 131072 ステート
1 0 1 262144 ステート
1 1 0 1024 ステート
1 1 1 使用禁止

 

ビット1：ソフトウェアスタンバイ出力ポートイネーブル（SSOE）

0 ソフトウェアスタンバイモード時、アドレスバス、バス制御信号はすべてハイインピーダンス（初期値）

1 ソフトウェアスタンバイモード時、アドレスバス：出力状態を保持バス制御信号：High 固定

　

モジュールスタンバイコントロールレジスタH（MSTCRH）

　 7 6 5 4 3 2 1 0
　 PSTOP - - - - MSTPH2 MSTPH1 MSTPH0
mode5 init 0 1 1 1 1 0 0 0
　 R/W - - - - R/W R/W R/W

MSTCRH はリセット、またはハードウェアスタンバイモード時に、モード1〜5 の時はH'78 に、モード7 の時はH'F8 にイニシャライズされます。ソフトウェアスタンバイモードではイニシャライズされません。

ビット7：φクロックストップ（PSTOP）

0 φクロックの出力を許可　　　　　　　　　　　　　 （初期値：モード1〜5 選択時）

1 φクロックの出力を禁止　　　　　　　　　　　　　 （初期値：モード7 選択時）

ビット6〜3：リザーブビット

リザーブビットです。リードすると常に1 が読み出されます。ライトは無効です。

ビット2：モジュールスタンバイH2（MSTPH2）

0 SCI2 は通常動作（初期値）

1 SCI2 はスタンバイ状態

ビット1：モジュールスタンバイH1（MSTPH1）

0 SCI1 は通常動作（初期値）

1 SCI1 はスタンバイ状態

ビット0：モジュールスタンバイH0（MSTPH0）

0 SCI0 は通常動作（初期値）

1 SCI0 はスタンバイ状態

モジュールスタンバイコントロールレジスタL（MSTCRL）

　 7 6 5 4 3 2 1 0
　 MSTPL7 - MSTPL5 MSTPL4 MSTPL3 MSTPL2 - MSTPL0
　 0 0 0 0 0 0 0 0
R/W R/W R/W R/W R/W R/W R/W R/W R/W

MSTCRL はリセット、またはハードウェアスタンバイモード時に、H'00 にイニシャライズされます。ソフトウェアスタンバイモードではイニシャライズされません。

ビット7：モジュールスタンバイL7（MSTPL7）

0 DMAC は通常動作（初期値）

1 DMAC はスタンバイ状態

ビット6：リザーブビット

リザーブビットです。リード／ライト可能です。

ビット5：モジュールスタンバイL5（MSTPL5）

0 DRAM インタフェースは通常動作（初期値）

1 DRAM インタフェースはスタンバイ状態

ビット4：モジュールスタンバイL4（MSTPL4）

0 16 ビットタイマは通常動作 （初期値）

1 16 ビットタイマはスタンバイ状態

ビット3：モジュールスタンバイL3（MSTPL3）

0 ８ビットタイマチャネル0、１は通常動作（初期値）

1 ８ビットタイマチャネル0、１はスタンバイ状態

ビット2：モジュールスタンバイL2（MSTPL2）

0 8ビットタイマチャネル2、3 は通常動作（初期値）

1 8ビットタイマチャネル2、3 はスタンバイ状態

ビット1：リザーブビット

リザーブビットです。リード／ライト可能です。

ビット0：モジュールスタンバイL0（MSTPL0）

0 A/D 変換器は通常動作（初期値）

1 A/D 変換器はスタンバイ状態